AI驅動的DRC生產力優化：西門子EDA 2025年臺積電OIP演講

（本文系榮格電子芯片翻譯自semiwiki）在快速發展的半導體行業，設計規則檢查（DRC）仍然是芯片設計工作流程中的關鍵瓶頸。西門子EDA在2025年臺積電開放創新平臺論壇上，以"AI驅動的DRC生產力優化"為主題的演講，展示了人工智能如何革命性地改進這一過程。

演講由西門子EDA Calibre產品管理高級總監David Abercrombie，以及AMD專家Stafford Yu和GuoQin Low共同進行，重點介紹了與臺積電和AMD合作，在DRC簽核的理解、修復、調試和協作方面提升生產力的進展。

演講首先概述了西門子EDA新的AI工作流系統，該系統旨在提升整個EDA生態系統。它集成了知識捕獲、下一代調試平臺、AI調試輔助和自動修復功能，最終優化了DRC簽核。

其核心是西門子EDA AI系統，這是一個開放、安全的平臺，可部署在本地或云端。它包含一個生成式AI界面、一個知識庫和一個數據湖，該數據湖整合了西門子EDA數據、Calibre特定數據及客戶輸入的數據。系統由LLM、ML模型和數據查詢API驅動，能夠在Calibre、Aprisa和Solido等工具中提供智能解決方案。

主要優點包括單一的安裝流程、支持客戶集成的靈活性，以及對助手、推理器和代理的支持。該架構確保AI工具運行在客戶的硬件上，在加速工作流程的同時保障數據安全。

一個重要焦點是通過AI文檔助手和Calibre RVE檢查助手來提升用戶的理解能力。AI文檔助手允許用戶通過瀏覽器或集成的圖形用戶界面（GUI）查詢西門子EDA工具文檔，通過RAG生成的引用提供即時答案。它支持特定工具和版本，包含公司文檔，并收集反饋以持續改進。該助手與Calibre的結果查看環境（RVE）和Vision AI集成，簡化了知識獲取。

此外，Calibre RVE檢查助手利用臺積電的設計規則手冊（DRM）數據，將精確的規則描述和專業圖像直接嵌入RVE中。這增強了設計師對規則檢查的理解，改善了調試體驗和效率。同時，RVE檢查助手用戶筆記功能促進了內部知識共享：設計師可以在RVE中記錄修復建議和圖像，并將其存儲在EDA AI數據湖內的中央數據庫中。這個共享的存儲庫支持全組織范圍的查閱，利用集體智慧來改進DRC修復流程。

在自動修復方面，演講詳細介紹了Calibre DesignEnhancer。這是一個基于分析的工具，用于對布線后設計進行簽核級別的DRC違規修改。它包括多個模塊，如DE Via（通過最大化通孔插入來減少IR壓降并提升穩健性）和DE Pge（通過添加符合Calibre nmDRC要求的互連線來增強電源網絡，以改善電磁（EM）和IR性能）。該引擎支持LEF/DEF格式，并輸出增量、完整或工程變更單（ECO）DEF文件，可與布局布線工具無縫集成。其架構能夠處理簡單和復雜的金屬規則，如間距（M.S., V#.S.）、環繞（M.EN., V.EN.）和禁止圖形（EFP.M., EFP.V.），同時考慮連接性和規則依賴性。通過示例展示了如何擴展或修剪邊緣來解決端到端間距違規，證明了其在版圖環境中的精確性。

在調試方面，Calibre Vision AI解決了全芯片集成挑戰，例如處理數十億個違規時的導航遲緩和視角有限問題。它支持"左移"策略，早期識別問題以實現符合Calibre規范的解決方案。其功能包括智能調試（如通過檢查分組處理不良通孔陣列或填充重疊問題）、以20倍速度進行全芯片分析（將71GB數據庫縮減至1.4GB并實現即時加載），以及通過書簽、ASCII RDB導出和HTML報告實現跨團隊協作。與西門子EDA AI系統的集成為工具操作、數據推理和知識訪問增添了自然語言處理能力。

AMD的案例證實了其實際效果：在一個涉及3400項檢查、產生6億個錯誤的設計中，Vision AI將這些錯誤分組為381個信號，使根因分析速度提高了一倍。熱力圖揭示了系統性問題，如填充物與時鐘單元重疊或斷路器單元中缺少CM0，從而壓縮了周期時間。

結論

西門子EDA、臺積電和AMD之間的這次合作，體現了AI在DRC領域的變革性作用。通過提升工作流程、理解、修復、調試和協作，這些工具有望顯著提高生產力，可能縮短設計周期并提升芯片可靠性。隨著半導體節點不斷演進，此類創新對于在競爭激烈的行業中保持優勢至關重要。